得益于颠覆性的 3D 芯片堆叠技能，AMD Ryzen 9 7950X3D 已成为现在最强的游戏处理器之一，但奇怪的是，该公司在发布 Ryzen 7000X3D 时未提及任何关于其新的第二代 3D V-Cache 细节。

  AMD 在最近的一次技能会议上向外媒共享了一些细节。据介绍，这颗 Chiplet 芯片仍选用 7nm 工艺，但峰值带宽进步到了 2.5 TB / s，而初代 3D V-Cache 峰值带宽为 2TB /s。

  总的来说，AMD 第二代 3D V-Cache 技能比第一代技能再次向前迈出了一大步。

  首要，AMD 的 3D V-Cache 技能将一颗额定的 L3 SRAM 芯片直接堆叠在核算芯片 (CCD) 芯片的中心，然后将其与温度比较高的中心阻隔开来。这颗芯片为它带来了 96MB 3D 缓存，来提升了对推迟灵敏类运用程序的功能体现，比方游戏。

  AMD 上一代 3D V-Cache 将 L3 SRAM 芯片堆叠在 7nm Zen 3 CCD 上，而新一代的 L3 SRAM 芯片仍然坚持选用了 7nm 工艺，但它需求堆叠在更小的 5nm Zen 4 CCD 上。这就造成了尺度不匹配，因而就需求进行一些修正，终究大幅度进步了其晶体管密度。

  与之前相同，这颗额定的 L3 SRAM 缓存带来了 4 个 clock 的时钟信号延滞，但 L3 芯片和根本芯片之间的带宽添加到 2.5 TB / s，比之前的 2 TB / s 进步了 25%。

  这颗 L3 SRAM 芯片经过两种类型的 TSV 硅通孔衔接到根底模芯片部分。其间 Power TSV 担任传输能量，Signal TSV 担任传输数据。

  在第一代 L3 SRAM 芯片规划中，两种类型的 TSV 都坐落根底芯片的 L3 区域，但是跟着 5nm 工艺的改善，根底芯片上的 L3 缓存部分的面积现在有所削减。因而，即便 7nm 的 L3 SRAM 芯片面积更小，它现在也与 L2 缓存 (前一代只堆叠了 L3 缓存部分) 产生堆叠，所以 AMD 不得不改动根本芯片和 L3 SRAM 芯片中的 TSV 衔接规划。

  跟着根底芯片上 5nm L3 高速缓存部分晶体管密度添加，AMD 不得不将 Power TSV 从 L3 扩展到 L2 区域。

  关于根底芯片，AMD 在 L3 缓存、数据途径和操控逻辑上完成了 0.68 倍的有用面积缩放（与旧的 7nm 芯片比较），因而 L3 缓存中 TSV 物理空间更小。

  Signal TSV 仍然保留在根底芯片上的 L3 缓存区域内，但 AMD 经过运用从第一代规划中学到的常识以及 DTCO 改善，将 L3 缓存中的 TSV 区域缩小了 50%，以削减新接口规划中的额定电路。

  IT之家提示，AMD 的 3D 芯片堆叠技能根据 台积电的 SoIC 技能，而台积电的 SoIC 是无凸点的规划，这在某种程度上预示着两个芯片之间的衔接不会运用微凸块或焊料。AMD 表明，它运用了相同的根本键合 / 粘合工艺，并进行了继续的工艺和 DTCO 改善，但最小 TSV 距离并未改动。

  此外，L3 SRAM 小芯片也与 CPU 内核保持在同一功率区域，因而无法独立调整。也正因为电压不能超过~1.15V，所以装备缓存的小芯片的频率也不会太高。

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